Integración heterogénea: el nuevo motor de la microelectrónica

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La integración heterogénea se ha convertido en la gran baza de la industria microelectrónica para seguir avanzando cuando el modelo clásico de escalar un único chip monolítico empieza a tocar techo. En lugar de fabricar todo en una sola oblea y en un mismo nodo, se combinan chips, materiales y tecnologías muy distintos dentro de un mismo sistema, exprimiendo lo mejor de cada uno y recortando al máximo las distancias entre bloques funcionales.

Este cambio de enfoque encaja de lleno con la filosofía “More than Moore”: no se trata solo de meter más transistores por milímetro cuadrado, sino de construir sistemas mucho más potentes, especializados y eficientes mezclando componentes ópticos, mecánicos, RF, memoria y lógica avanzada en un mismo paquete. Desde memorias 3D NAND con cientos de capas hasta chiplets para centros de datos, dispositivos médicos o wearables, la integración heterogénea está redefiniendo cómo se diseñan y fabrican los semiconductores.

Qué es exactamente la integración heterogénea

Cuando hablamos de integración heterogénea nos referimos a la combinación de chips y dispositivos procedentes de procesos y dominios tecnológicos distintos (CMOS digital, RF, potencia, fotónica, MEMS, sensores, etc.) en un mismo sistema. Cada bloque se fabrica en la tecnología donde ofrece mejor rendimiento o coste, y después se interconectan muy cerca del chip o incluso apilados en 3D.

En el enfoque clásico de System-on-Chip (SoC) monolítico, todas las funciones se integran sobre el mismo silicio y en la misma línea de proceso. Es un modelo que funcionó muy bien para móviles y electrónica de consumo, siempre que todas las partes aceptaran compartir la misma tecnología y las mismas limitaciones térmicas, de tensión y de materiales. Pero, a medida que se exigen potencias más altas, frecuencias mayores o sensores muy específicos, esas concesiones dejan de ser aceptables.

Con la integración heterogénea, en cambio, un conmutador de alta frecuencia puede fabricarse en un semiconductor distinto a CMOS de uso general, un bloque de potencia puede ir sobre GaN o un dispositivo de clase III-V, y un sensor óptico se puede realizar en una plataforma optimizada para fotónica. Todos ellos se integran a nivel de paquete o de interposer con interconexiones de altísima densidad, consiguiendo caminos muy cortos y bajas latencias entre bloques.

Cuando el concepto se amplía a todo el conjunto funcional, se habla incluso de hetero system integration: no solo se unen chips distintos, sino que se diseña y empaqueta el sistema completo contemplando alimentación, refrigeración, comunicaciones, seguridad y fiabilidad desde el inicio.

Del “More Moore” al “More than Moore”

Desde 1965, la industria se ha guiado por la famosa regla empírica de Gordon Moore, según la cual el número de transistores en un chip se dobla aproximadamente cada dos años. Durante décadas esto se ha cumplido gracias a la reducción constante de la litografía, hasta llegar a nodos del orden de los 5 nm o menos.

Sin embargo, acercándonos a los límites físicos y económicos de la miniaturización, seguir reduciendo el tamaño de los transistores ya no basta. Hoy conviven tres grandes vectores tecnológicos: la continuación del escalado de fábrica (“More Moore”), la explosión de los nuevos empaquetados avanzados e integración heterogénea (“More than Moore”) y la aparición de arquitecturas radicalmente distintas como la informática neuromórfica o la computación cuántica.

En el ámbito del almacenamiento, la memoria 3D NAND ha sido una demostración temprana de cómo aprovechar la tercera dimensión. Los fabricantes han pasado de NAND planar a dispositivos que apilan en vertical del orden de 200 capas, multiplicando la densidad sin depender únicamente de reducir la dimensión de cada celda.

En lógica de altas prestaciones, la estrategia que se impone es romper grandes dies en chiplets especializados, fabricar cada uno en el nodo más adecuado y volver a “ensamblar” el sistema mediante interconectado avanzado: 2D redistribution layers, interposers 2.5D, apilamiento 3D con TSV o bonding híbrido, según el caso. Esto permite modularidad, mejores rendimientos de fabricación y tiempos de salida al mercado más cortos.

La integración heterogénea es, en esencia, la manera práctica de hacer realidad ese “More than Moore”, llevando al máximo la densidad funcional y la cercanía entre chips sin obligar a todos a usar el mismo nodo ni la misma tecnología.

3D NAND y los retos de la fabricación vertical

El camino hacia la integración en 3D se empezó a trazar claramente con la evolución de la NAND flash. Gracias a la litografía de 193 nm con inmersión y a las técnicas de multipatroneado, los fabricantes lograron bajar la NAND planar hasta el régimen de nodos 1x nm, es decir, dimensiones extremadamente reducidas para un diseño bidimensional.

En la NAND planar clásica se generan tiras horizontales de polisilicio que actúan como wordlines y conectan las puertas de control de cada celda de memoria. El cuello de botella llegó cuando el elemento crítico, la puerta flotante, dejó de escalar correctamente: la relación de acoplamiento capacitivo entre puerta flotante y puerta de control se deterioraba, comprometiendo el funcionamiento fiable de la celda.

Ante este límite, empresas como Samsung decidieron cambiar radicalmente de enfoque y apostar por la NAND 3D. En 2013 presentaron su primera V-NAND comercial, un chip de 128 Gbit con 24 capas verticales y unos 2,5 millones de canales. Más tarde introdujeron versiones de 32 capas e incluso unidades SSD basadas en estas arquitecturas. Otros actores como Micron, SK Hynix o Toshiba siguieron el mismo camino.

En la NAND 3D, las antiguas tiras planas de polisilicio se estiran, se doblan y se colocan en posición vertical. El concepto de puerta flotante se sustituye por tecnologías de “charge trap” basadas en películas de nitruro de silicio, donde la carga se almacena en regiones opuestas de una misma estructura. El resultado es una pila compleja de materiales y capas que debe fabricarse con tolerancias extremadamente finas.

Samsung bautizó su tecnología 3D como Terabit Cell Array Transistor (TCAT), una arquitectura de tipo “gate-all-around” en la que la puerta rodea completamente el canal. Este esquema se implementa con reglas de diseño del orden de 30 a 40 nm y un flujo de tipo gate-last, añadiendo todavía más complejidad a la fabricación.

El proceso TCAT arranca desde un sustrato CMOS sobre el que se depositan, de forma alternada, capas de nitruro de silicio y dióxido de silicio. Este apilado, que se asemeja a una especie de “tarta de capas”, representa el primer gran desafío: la deposición alterna de la pila. Mediante CVD (Chemical Vapor Deposition) se van depositando láminas muy delgadas con la necesidad de mantener una gran uniformidad y niveles de defecto muy bajos, algo que se complica aún más a medida que se pretende superar las 32 capas.

La cantidad de capas de este apilado inicial determinará el número final de niveles de memoria del dispositivo. Sobre esta estructura se añade una máscara dura y se abren orificios por fotolitografía. A continuación llega otra etapa crítica: el grabado de trincheras de altísima relación de aspecto desde la parte superior hasta el sustrato. Estas relaciones de aspecto son hasta diez veces mayores que en la tecnología planar, lo que exige un control extremo del proceso de etch.

Tras el grabado, las paredes del agujero se revisten de polisilicio para formar el canal y el espacio central se rellena de dióxido de silicio, creando el llamado “macaroni channel”. Después se definen columnas internas mediante procesos de grabado en hendidura (slit etch) y se eliminan las capas alternas originales de nitruro y óxido, de modo que la estructura final se asemeja a una torre estrecha con aletas.

Para que el sistema funcione, es imprescindible conectar la lógica periférica a las puertas de control de cada nivel de memoria. Esto requiere un paso de gran dificultad adicional: el grabado en escalera (staircase etch), que labra una especie de escalera en uno de los laterales del dispositivo para acceder eléctricamente a las distintas capas. Todo este conjunto de técnicas ilustra la complejidad inherente a la integración vertical avanzada, un anticipo de los retos que plantea la integración heterogénea en otras áreas.

Claves tecnológicas de la integración heterogénea

Para hacer realidad estos sistemas complejos, la industria recurre a un amplio “cajón de herramientas” tecnológico: desde el bonding híbrido hasta las arquitecturas de red en chip, pasando por interposers orgánicos o de vidrio. La elección de un conjunto u otro depende del caso de uso, los requisitos de coste y las prestaciones buscadas.

En el nivel más básico (a veces denominado nivel 0), encontramos el chip individual. En el nivel 1 se integran chips sobre una oblea o se apilan unos encima de otros mediante TSV, microbumps o bonding directo. El nivel 2 suele corresponder a una capa de integración basada en interposers orgánicos o de vidrio con las conexiones hacia el resto del sistema. El nivel 3 lo ocupa el propio sustrato como portador del sistema, que puede añadir aún más funcionalidad.

Los centros de competencia en integración heterogénea, como Fraunhofer IZM y sus socios, trabajan precisamente en dominar esta caja de herramientas y ayudar a la industria a seleccionar el conjunto de procesos más adecuado para cada aplicación: desde fan-out packaging de bajo coste hasta integración casi monolítica para computación de muy alta densidad.

Monolithic 3D integration y arquitecturas Network‑on‑Chip

Una de las aproximaciones clave es la monolithic 3D integration, que consiste en apilar varias capas activas directamente sobre una misma oblea de silicio, formando una estructura vertical monolítica en lugar de varios chips ensamblados. Con esta técnica se reducen drásticamente las distancias de comunicación entre capas y se incrementa enormemente la densidad de interconexión.

Este tipo de integración se basa en un control muy fino del presupuesto térmico, ya que las capas superiores se procesan cuando las inferiores ya están prácticamente terminadas. Por eso se emplean temperaturas moderadas y se utilizan marcadores de alineamiento muy precisos para garantizar que cada nueva capa queda exactamente donde debe.

En paralelo, las arquitecturas Network‑on‑Chip (NoC) han surgido como respuesta al problema de cómo mover datos de forma eficiente entre un número creciente de núcleos, memorias y aceleradores dentro de un mismo sistema. En lugar de conexiones punto a punto y buses compartidos, una NoC implementa una red en rejilla con routers y canales, que permite escalar a sistemas muy complejos reduciendo cuellos de botella.

Integradas con TSV o con vías de silicio (silicon vias), estas redes resultan especialmente relevantes en soluciones 3D y en plataformas con múltiples chiplets. Un equipo de diseño puede así optimizar el flujo de información, adaptando la topología de la red al patrón de comunicaciones de su aplicación, algo crítico en inteligencia artificial o conducción autónoma.

Integración fotónica y guías de onda heterogéneas

Otra línea fundamental de la integración heterogénea es la incorporación de fotónica integrada directamente en el mismo entorno de empaquetado o incluso en la misma oblea que la electrónica. Las llamadas guías de onda heterogéneas mezclan diferentes materiales (por ejemplo, silicón y compuestos III-V) para guiar la luz con bajas pérdidas y alta velocidad dentro de un chip.

Este tipo de sistemas es especialmente valioso en la región central de chips de muy altas prestaciones, donde las conexiones eléctricas tradicionales empiezan a chocar con límites de consumo y latencia. Al dirigir la señal óptica a través de cavidades y trayectos específicamente diseñados, se minimizan interferencias y se consigue un transporte de datos extremadamente rápido con un consumo energético notablemente inferior.

La capacidad de combinar bloques electrónicos y ópticos en una misma plataforma abre la puerta a aplicaciones como la computación de alto rendimiento con enlaces ópticos internos, interconexiones de centros de datos de última generación o incluso la integración de componentes clave de sistemas cuánticos en chips más compactos.

Aplicaciones: de la automoción al IoT y la medicina

La integración heterogénea es una tecnología transversal que impacta en prácticamente todos los sectores: computación de altas prestaciones, automoción, comunicaciones, energías renovables, agricultura inteligente, salud e Internet de las Cosas, entre otros. Cada área aplica la misma filosofía con un conjunto de procesos y prioridades de coste muy diferentes.

En computación de alto rendimiento y entrenamiento de grandes modelos de IA, el objetivo principal es maximizar el rendimiento computacional por vatio y por unidad de superficie. Para ello se combinan GPU o TPU de última generación con pilas de memoria de gran ancho de banda mediante bonding híbrido o apilado 3D, creando módulos extremadamente densos.

En el ámbito médico, la integración de chiplets permite diseños altamente personalizados: se pueden mezclar bloques de procesamiento, adquisición de señal analógica, comunicaciones inalámbricas y seguridad hardware en configuraciones muy específicas para cada tipo de dispositivo, desde monitores de paciente hasta implantes y wearables de salud.

Materiales avanzados: GaN y semiconductores III‑V

Un capítulo aparte merece la integración de materiales como el nitruro de galio (GaN) y otros semiconductores del grupo III‑V, fundamentales para aplicaciones de potencia, radiofrecuencia y comunicaciones de alta frecuencia. Estos materiales ofrecen un rendimiento superior a la hora de manejar tensiones elevadas, corrientes intensas o señales de muy alta frecuencia.

Al integrarlos con obleas de silicio mediante tecnologías de vias a través de silicio (silicon vias) y bonding híbrido, los equipos de diseño pueden obtener dispositivos con mejor gestión térmica y menor consumo, sin renunciar a la compatibilidad con procesos de fabricación a gran escala. Se trata ya de un estándar de facto para determinados segmentos de electrónica de potencia y sistemas RF avanzados.

Esta combinación GaN / III‑V / silicio encaja perfectamente en la lógica de la integración heterogénea: cada material se utiliza únicamente donde aporta más valor, y se conecta a través de una infraestructura de empaquetado que garantiza caminos cortos, baja inductancia parásita y una buena disipación del calor generado.

Chiplets, wearables y nuevas generaciones de dispositivos

La estrategia de los chiplets no se limita a los grandes procesadores de centros de datos. También está transformando sectores como el de los dispositivos médicos y la electrónica de consumo personal, donde la posibilidad de mezclar y emparejar bloques funcionales abre la puerta a una personalización mucho más profunda.

En el ámbito sanitario, un mismo proveedor puede disponer de un conjunto de chiplets certificados (procesamiento, comunicaciones, sensores específicos, cifrado hardware, etc.) y combinarlos en distintos paquetes según el dispositivo final: un monitor de constantes, un parche inteligente o un equipo de diagnóstico portátil. Esto acorta los ciclos de desarrollo y facilita el reuso de IP.

Los wearables se benefician especialmente de la integración heterogénea. Con la incorporación de chips CMOS post‑procesados, técnicas avanzadas de wafer bonding y empaquetados ultracompactos, es posible diseñar relojes inteligentes, pulseras de fitness o auriculares con mayor autonomía, más sensores y mejor conectividad, sin aumentar (e incluso reduciendo) el tamaño físico del dispositivo.

En estos contextos prima un equilibrio entre prestaciones, consumo y coste. No siempre tiene sentido emplear técnicas tan exigentes como el bonding híbrido; a menudo se opta por fan‑out o microbump integration, que requieren infraestructuras menos costosas y siguen ofreciendo una densidad más que suficiente para el tipo de señal y la tasa de datos manejada.

Avances recientes: CFET, FeFET y fotónica cuántica

Los avances en dispositivos básicos también juegan un papel esencial en la integración heterogénea. Entre ellos destacan los Complementary FETs (CFET), una tecnología que permite apilar transistores nMOS y pMOS uno encima de otro, reduciendo de forma radical la superficie ocupada en planta y mejorando la eficiencia energética.

La adopción de CFET en chips de silicio promete transistores más pequeños y eficientes, manteniendo una comunicación interna eficaz gracias a la alineación extremadamente precisa de las capas. Esta innovación es clave para seguir comprimiendo la lógica en volúmenes menores, algo que encaja perfectamente con los conceptos de apilamiento 3D y empaquetado avanzado.

Por otro lado, los Ferroelectric FETs (FeFET) aprovechan materiales ferroeléctricos capaces de mantener su polarización, lo que se traduce en memorias no volátiles muy rápidas, de bajo consumo y con buena retención de datos. Al integrarse en regiones centrales y activas de los chips, los FeFET mejoran tanto el rendimiento como la eficiencia energética de arquitecturas que necesitan almacenar y recuperar grandes cantidades de información con baja latencia.

En paralelo, la fotónica integrada cuántica se está consolidando como una aplicación puntera de la integración heterogénea. Al procesar información en forma de estados cuánticos de luz, estos sistemas requieren una combinación muy ajustada de guías de onda, fuentes, detectores y circuitería de control, que solo es viable con la estrecha integración de múltiples materiales y procesos.

En todos estos casos, el paquete y la forma en que se conectan los elementos son tan importantes como los propios dispositivos, y se apoyan en técnicas como el bonding híbrido, las obleas de silicio y el uso inteligente de vias y marcadores de alineamiento.

Desafíos técnicos, de materiales y de coste

Pese a sus enormes ventajas, la integración heterogénea conlleva retos considerables. Uno de los principales es la complejidad técnica de alinear y conectar componentes muy distintos en un volumen tan reducido sin que se disparen los defectos o las tensiones mecánicas internas.

La gestión térmica es otro punto crítico: al juntar bloques de alta potencia y alta densidad, el presupuesto térmico se vuelve un parámetro de diseño central. Un mal reparto del calor o una disipación insuficiente pueden dañar elementos sensibles o degradar seriamente el rendimiento, de modo que la refrigeración, la elección de materiales y la propia arquitectura del paquete deben pensarse en conjunto.

La compatibilidad entre materiales distintos (silicio, compuestos III‑V, GaN, vidrios especiales, polímeros orgánicos, etc.) supone también un reto. Diferencias en coeficientes de dilatación térmica, propiedades mecánicas o estabilidad química pueden provocar tensiones, delaminaciones o fallos prematuros si no se gestionan correctamente en el diseño y el proceso.

A todo ello se suma la cuestión del coste y la escalabilidad. Las tecnologías más avanzadas, como el bonding híbrido de paso ultrafino, exigen equipamiento caro y una infraestructura muy sofisticada, lo que encarece la producción. El gran reto para la industria es encontrar el equilibrio entre prestaciones, coste y volumen de fabricación, seleccionando solo aquellas herramientas realmente necesarias para cada mercado.

EDA, fiabilidad y el papel de los centros de investigación

El auge de la integración heterogénea también está obligando a evolucionar las herramientas de diseño electrónico (EDA). Ya no basta con describir un único chip monolítico: hay que modelar interposers, capas de redistribución, TSV, bonding múltiple, efectos térmicos tridimensionales y fiabilidad electromecánica, entre muchos otros factores.

Los centros de investigación como Fraunhofer IZM aportan un valor clave poniendo a disposición de la industria pilotos de línea y bancos de pruebas para nuevas tecnologías de empaquetado e integración. Además de desarrollar procesos, realizan ensayos de fiabilidad más allá de las meras pruebas eléctricas, incorporando el comportamiento funcional de sensores, actuadores o interfaces RF para entender el porqué de posibles fallos.

Históricamente, los institutos de investigación podían trabajar con equipamiento dos o tres generaciones por detrás del estado del arte industrial. Hoy, la presión de aplicaciones como la IA y la computación de alto rendimiento está forzando a acercar sus laboratorios al nivel de los cleanrooms de primer nivel, con el consiguiente aumento de costes e inversión continua en infraestructura.

Al mismo tiempo, algunos fabricantes están destinando fábricas completas solo a tareas de empaquetado avanzado, reutilizando instalaciones de nodos considerados “obsoletos” para la fabricación de lógica, pero perfectamente útiles para producir interposers o estructuras de interconexión de alta densidad. Este modelo encaja muy bien con la idea de extraer el máximo partido de la base industrial existente.

Impacto en edge computing, deep learning y sostenibilidad

En el terreno del edge computing, la integración heterogénea permite colocar capacidad de procesamiento muy cerca de donde se generan los datos, reduciendo la necesidad de enviar información a la nube y aliviando la presión sobre redes y centros de datos. Al combinar distintas obleas y bloques funcionales, se obtienen dispositivos capaces de ejecutar tareas complejas in situ, manteniendo un consumo ajustado y un tamaño reducido.

Las aplicaciones de deep learning requieren chips con gran capacidad de cómputo paralelo y un ancho de banda de memoria enorme. La combinación de chiplets de cálculo con memorias apiladas y redes NoC optimizadas, unida a procesos de bonding avanzados, hace posible entrenar y desplegar modelos cada vez más grandes sin que el coste y el consumo se disparen hasta niveles inasumibles.

La sostenibilidad también entra de lleno en la ecuación. La idea de fondo de la integración heterogénea es conseguir el máximo rendimiento y funcionalidad con el menor coste económico y ecológico posible. Iniciativas como los proyectos de Green ICT estudian la huella ambiental de las infraestructuras de información y comunicación, desde la selección de materias primas y el procesado de obleas hasta el diseño de placas y la integración de sistemas.

En el terreno de la seguridad hardware, la integración de funciones en distintos bloques distribuidos, con elementos como microetiquetas RFID embebidas en el reacondicionamiento de chips, puede mejorar la trazabilidad de la cadena de suministro y reducir los puntos únicos de fallo, reforzando la confiabilidad de sistemas críticos. Todo ello forma parte de un enfoque en el que rendimiento, seguridad y sostenibilidad avanzan de la mano.

Tomando todo este panorama en conjunto, la integración heterogénea se perfila como el pilar que permitirá seguir impulsando la microelectrónica más allá de los límites de la simple miniaturización, combinando tecnologías y materiales muy diversos para ofrecer sistemas más potentes, eficientes y adaptados a las necesidades reales de cada aplicación.